Programação Paralela em Arquiteturas Multi-Core/Arquitetura Cell Broadband Engine: diferenças entre revisões

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Linha 65:
de um SPE podem receber até três operandos fonte, e
um operando destino.
 
Um dos resultados mais vistosos da implementação
desta arquitetura é o rompimento da barreira de 4GHz
para o clock de um processador. É publico que a Intel
tem vários problemas tentando alcançar 4.0GHz de
clock para o Pentium 4. Entretanto, o processador
Cell é capaz de operar em até 4.6 GHz de freqüência,
embora este valor deva ser ligeiramente reduzido em
produtos onde a energia elétrica consumida seja um
fator a ser levado em consideração.
 
Os SPEs diferem-se dos processadores convencionais
também pela falta de uma memória cache. Ao invés
de uma cache, cada SPE dispõe de uma região de
memória chamada de Local Store (LS). Cada Local
Store é uma memória SRAM de 256KB, e cada SPE
possui a sua LS privada. O endereçamento na LS é
mapeado diretamente na memória principal, e
nenhum protocolo de coerência de cache é utilizado.
 
É responsabilidade do software gerenciar o
movimento de dados entre a memória principal e a
LS. Esta abordagem foi escolhida devido à natureza
dos programas que se espera executar no processador,
e à economia de hardware necessário para a
implementação de um protocolo de coerência.
 
=== EIB ===